Design and optimization techniques for VLSI Network on Chip architectures

Il sottosistema di interconnessione rappresenta una delle aree critiche nella progettazione di MPSoC, a causa di problemi relativi alla scalabilità a livello sia fisico che architetturale. Le architetture Network on Chip (NoCs) sono ritenute una promettente soluzione a tale problema. Tali architetture mirano alla soluzione di molte problematiche legate alla progettazione del l’interconnect portando a livello on-chip i paradigmi di comunicazione basati sulla commutazione a pacchetti. La lunghezza dei wire può essere controllata adattando la topologia alle caratteristiche fisiche e la banda di comunicazione disponibile può essere aumentata aggiungendo alla topologia nuovi switch e link. Argomenti principali della tesi sono la progettazione e la ottimizzazione delle architetture Network on Chip, entrambi affrontati rivolgendo particolare attenzione agli aspetti legati alle relazioni tra le decisioni prese a livello di sistema e le variabili collegate all’implementazione di back-end. In particolare il nucleo del lavoro di ricerca è un flusso completo per la progettazione di NoC application-specific. Il flusso proposto aiuta il progettista nello svolgimento di tutti i passi necessari alla progettazione, a partire dalla grafo di comunicazione relativo alla applicazione target sino alla fase di place&route. Il flusso proposto mira alla definizione della struttura NoC ottimale per una data applicazione. Il flusso consiste in una parte di front-end, deputata alla sintesi della configurazione di NoC ottimale, ottenuta sulla base delle richieste in termini di comunicazione poste dalla applicazione, in una parte di back-end, deputata alla implementazione a livello layout della configurazione scelta dal front-end, e in alcuni passi ausiliari necessari alla produzione delle informazioni che costituiscono la comunicazione e assicurano la coerenza tra le due parti.